硬件开发及仿真工具
LogicSIM生成RTL
时间定义只对reg有作用
同一时间reg只能被一个信号写
logic数据要存到reg才能继续被下一次使用
reg只有在clk(统一的时钟)的上升沿才会被触发写
logic的一次执行不会跨越clk(统一的时钟)的上升沿
所有的latch简化为get上一个cycle的数据,set下一个数据,不用复杂的map和锁
module
定义一堆latch和logic的集合
throughput都是1
latency可以>1
CIRCT项目的软件栈
PyChip vs Chisel
Revision #1
Created 11 January 2025 09:46:28 by Colin
Updated 12 January 2025 06:38:21 by Colin